Método mejorado de escaneo de estímulos de prueba para circuitos integrados

Resumen

RESUMEN
• La prueba de escaneo es la tecnología clave en el proceso para 
la verificación del funcionamiento de circuitos integrados. 
Entre los procesos de escaneo existentes, el escaneo de 
estímulos consume mucho tiempo, lo que es una de las 
principales restricciones de dicha prueba. Para acortar el 
tiempo de escaneo de un circuito integrado, en este estudio 
se propuso un nuevo método de escaneo de los estímulos. 
En primer lugar, las cadenas de exploración, los estímulos de 
prueba y la respuesta de salida a dicho estímulo se agruparon 
de acuerdo con un ancho de datos fijo. En Segundo lugar, 
los resultados del cálculo XOR lógico de la respuesta y de 
los estímulos de entrada se codificaron de acuerdo con el 
número de bits de cada grupo. Los circuitos de decodificación 
y control correspondientes se añadieron a la lista de nodos del 
circuito (netlist), lo que permitió una rápida introducción de 
los estímulos de prueba. Finalmente, se realizó un experimento 
utilizando los circuitos de prueba de referencia ISCAS’89 y IWLS 
2005. Los resultados experimentales se compararon con los que 
utilizaron un método de entrada en serie de los estímulos de 
prueba. La comparación demuestra que el método propuesto 
puede ahorrar aproximadamente 37.5% y 43.7% del tiempo de 
prueba en promedio, cuando el ancho de cada grupo es de 4 y 
8 bits, respectivamente. El método propuesto puede disminuir 
significativamente los tiempos de escaneo y acortar el tiempo 
de verificación del circuito integrado. Las conclusions obtenidas 
en este estudio proporcionan referencias significativas para 
mejorar el método de prueba de escaneo de circuitos integrados 
digitales.
• Palabras clave: Prueba de escaneo, diseño para prueba, 
verificación de respuesta, estímulo de prueba